数字集成电路——从经典物理到智能设计王丽杰王晨光电子信息集成电路集成电路设计_王丽杰王晨光_9787111797821

本书强化基础理论与EDA工具链结合的实践路径，系统介绍了数字集成电路的基础理论和应用知识，以及国内外数字集成电路研究与应用的最新进展。全书共8章，内容包括绪论、MOSFET（金属-氧化物-半导体场效应晶体管）与IC（集成电路）设计原理、组合逻辑电路设计与分析、时序逻辑电路设计原理、自顶向下设计方法论、数据通路核心单元设计、时序问题与同步方法和低功耗设计。第2~4章融合MOSFET工作机制、基本逻辑门电路实现及时序约束分析，通过门级Verilog设计与SPICE参数仿真建立工程思维；第5~7章涵盖从RTL到GDSII设计流程、数据通路优化及时序收敛方法；第8章提供可落地的功耗计算公式与电源管理策略，通过UPF脚本案例训练多电压域设计能力。
本书可作为高等院校微电子科学与技术、集成电路设计与集成系统、电子科学与技术等专业本科生或研究生的专业课程教材，也可为从事数字集成电路研究、开发和应用的科研人员提供参考。

数字集成电路作为现代信息社会的物理基石，其战略地位根植于技术与应用的双重革命性突破。从技术发展层面分析，鳍式场效应晶体管（FinFET）与环栅（Gate-All-Around，GAA）晶体管通过三维沟道结构突破短沟道限制，将摩尔定律延伸至2nm节点；GAA晶体管在量子隧穿效应的临界区域构建动态平衡，使单芯片集成千亿晶体管成为可能。这一进程不仅构建了从布尔代数到超大系统级芯片的完整抽象层级，更催生了寄存器传输级（Resistor Transistor Logic，RTL）综合、时序收敛与物理实现的系统性方法论。人工智能驱动的电子设计自动化（EDA）工具，如神经网络布局算法，已在百万级标准单元中实现功耗-性能-面积的帕累托最优解，重构了传统设计范式。在应用层面，数字集成电路支撑着5G通信、人工智能、量子计算等战略领域：其中，存算一体芯片通过近存计算架构突破了冯·诺依曼架构的存储瓶颈；图形处理器单元（Graphics Processing Unit，GPU）的算力密度正呈现指数级增长；现场可编程门阵列（Field Programmable Gate Array，FPGA）技术的可重构特性不断赋能边缘智能。随着全球半导体产业市场规模的持续扩张，技术代际差异不仅决定着各国数字经济在全球竞争中的战略地位，更成为衡量国家科技主权的核心维度。
然而，国际技术封锁对中国集成电路产业提出了严峻挑战。高端芯片断供、极紫外（Extreme Ultraviolet，EUV）光刻机禁运、EDA工具限售等卡脖子限制，不仅制约5G基站、AI芯片等战略领域发展，更威胁国防、金融、能源等关键基础设施的信息安全。这既凸显了集成电路产业技术密集、资本密集与生态协同的客观规律，也暴露出我国在EDA工具、光刻胶等基础领域的短板。唯有强化基础研究、突破工艺瓶颈、完善人才培养体系进而构建自主可控的产业生态，方能实现从替代进口向引领创新的范式跃迁。面对产业困局，我国正以政策与市场协同驱动加速自主创新：国家集成电路产业投资基金推动晶圆制造规模化发展，华为突破28nm非美系设备产线验证，中芯国际将FinFET工艺提升至14nm节点，芯原股份构建自主IP核生态。
在此背景下，数字集成电路知识体系的构建具有紧迫的战略意义。当前技术演进呈现三维度范式革新：算法层面，AI驱动的布局布线突破传统启发式规则，实现跨层级PPA参数优化；架构层面，利用存算一体方案打破冯·诺依曼存储瓶颈，通过芯粒（Chiplet）异构集成重构算力密度边界；工艺层面，利用环栅晶体管与三维堆叠技术突破量子隧穿效应与热密度极限。这些变革要求设计者兼具器件物理认知、系统架构思维与工程实现能力。为此，本书致力于构建覆盖全技术链的知识体系。
第2章MOSFET与IC设计原理
聚焦金属-氧化物-半导体场效应晶体管（MOSFET）基础工作原理与互补金属-氧化物半导体（CMOS）电路设计。详解线性/饱和区电流方程建立方法及其速度饱和修正，剖析阈值电压偏移对噪声容限的影响。通过N型和P型金属-氧化物半导体驱动特性对比，阐释CMOS反相器的零静态功耗机制。结合Verilog行为级建模，建立传输门导通电阻模型与逻辑综合中的晶体管尺寸优化策略，通过SPICE仿真验证器件物理特性与电路功能的关联性。深入解析FinFET结构对短沟道效应的抑制机理，为后续低功耗设计奠定器件物理基础。
第3章组合逻辑电路设计与分析
系统讲解基本逻辑门的晶体管级实现原理，推导开关阈值对级联电路的影响。基于RC延迟模型建立晶体管宽长比与动态功耗的定量关系，学习逻辑努力法优化电路尺寸的流程化方法。对比动态/伪NMOS逻辑的功耗特性，重点分析CMOS互补结构消除静态功耗的物理机制。通过Verilog可综合代码案例，演示组合逻辑的RTL描述与门级映射方法，强化从电路基础到设计实践的能力培养。
第4章时序逻辑电路设计原理
解析D触发器、寄存器等时序元件的电路结构，阐明建立/保持时间的物理内涵。构建时钟偏移对最大频率的限制模型，学习缓冲器插入的时钟树设计准则。通过状态机Verilog实现案例，演示同步时序电路的设计流程与验证方法。着重培养时序约束分析能力，建立时钟精确控制与状态可靠传递的设计思维。
第5章自顶向下设计方法论
构建从RTL到图形数据系统II（GDSII）的设计全流程框架。详解Verilog可综合代码编写规范，建立逻辑综合中的时序-功耗-面积权衡模型。学习模块化分区策略与电源网络优化方法，通过设计规则检查/版图与原理图一致性检查（DRC/LVS）验证案例，强化物理设计意识。引入统一功耗格式（Unified Power Format，UPF）标准定义多电压域设计流程，推导电平转换器的布局约束。着重训练学生掌握工艺无关优化与物理实现的衔接方法，形成系统级设计思维。
第6章数据通路核心单元设计
深入解析加法器、乘法器的电路结构与Verilog实现。通过移位器IP的参数化设计案例，演示位宽可配置的RTL编码方法。着重培养算法描述到版图实现的映射能力，强化数据通路的模块化设计理念。
第7章时序问题与同步方法
系统剖析时钟偏差/抖动对时序的影响。通过流水线分割案例，演示建立/保持时间约束的解决方法。通过异步先进先出（FIFO）队列的Verilog实现案例强化时钟域隔离设计能力。重点训练时序收敛的工程化思维。
第8章低功耗设计
建立动态功耗与静态功耗的定量模型，学习多阈值单元布局的漏电控制策略。详解时钟门控的时序约束条件与电源门控的唤醒延迟补偿方法。通过UPF脚本案例演示电压域划分流程，推导电平转换器的最小间距约束。形成从公式推导到工艺实现的多层次低功耗设计能力。
本书的编写工作是在王丽杰博士与王晨光教授的共同主持下完成的，两位主编负责全书的整体框架设计、章节间的逻辑体系构建以及最终文稿的学术审定工作。编写团队采用专业化分工协作模式，具体实施情况如下：魏金贝教授承担前言部分的编写并负责全书技术规范审核；蓝林峰博士负责教学视频资源的开发与制作；唐保磊博士运用知识图谱技术完成了全书概念体系的可视化建模。各章节编写与校对工作由以下核心成员共同完成：伏圣杰（第1章）、刘冠男博士（第2章）、徐佳航（第3章）、齐建群（第4章）、周日博士（第5章）、杨雪松博士（第6章）、郑焕龙（第7章）、范翔宇（第8章）。此外，周子钰负责全书科学插图的设计与绘制工作，熊浩男则系统完成了文献资料的收集、整理与考证工作。
致谢
本书凝聚了众多专家、同仁及机构的智慧与支持。首先，衷心感谢机械工业出版社秦菲编辑的全流程鼎力协作：从本书的框架搭建到内容优化，从逻辑衔接到版式设计，其严谨的工作态度与高效的执行力将初稿淬炼为内容精良的体系化教材，其专业的指导与创新建议是本书品质提升的关键。衷心感谢张红雨教授对本书编写工作的重要贡献。张教授全程参与了教材整体架构的设计并指导完成了资源建设，张教授精心安排了教学视频的剪辑，还指导完成了知识图谱的绘制工作。张教授严谨的治学态度和专业的指导为教材质量提供了重要保障。同时感谢教育部高等学校电子信息类专业教学指导委员会的专项支持，为教材研发提供了坚实的学术资源与政策保障。特别感谢孙小强老师与我多年同授一门课程过程中给予的宝贵指导与支持，我们常常就课程建设问题进行深入探讨，这些交流为本书的教学内容设计提供了重要启发。机械工业出版社团队在出版流程中的专业协作与技术支持，显著提升了本书的出版效率与呈现效果，在此深表谢意。此外，本书广泛参考了国内外经典书籍、前沿文献及开源网络资源，并汲取了业界专家在技术研讨中的真知灼见。若因疏漏未能逐一标注来源，在此深表歉意，敬请读者批评指正。最后，特别感恩集成电路领域同仁的无私分享与建设性意见，最终让本书的理论深度与实践价值得以升华。若有未被提及的贡献者，谨致诚挚歉意与谢忱。愿本书能为我国集成电路人才培养贡献绵薄之力，亦期待与行业共同成长。
谨以此书献给所有推动技术进步的探索者！

王丽杰于吉林大学

前言
第1章绪论
1.1 技术演进与设计哲学
1.1.1 核心基石
1.1.2 关键里程碑
1.2 设计方法论的范式转移设计核心：PPA优化
1.2.1 性能速度与效率的博弈
1.2.2 功耗能量消耗的精密控制
1.2.3 面积微观世界的尺寸经济学
1.3 数字集成电路设计层次
1.3.1 从RTL到GDSII的全流程解析
1.3.2 时序逻辑与时钟体系
1.3.3 设计约束的工程艺术
1.4 数字集成电路的现状与趋势
1.4.1 物理极限挑战与设计范式革新
1.4.2 制造工艺的物理突破与三维集成
1.4.3 设计方法论的可靠性跃迁与AI赋能
1.4.4 存算一体与量子探索
1.5 结语：微观世界的无限边疆
本章小结
自我检测
实践训练
第2章 MOSFET与IC设计原理
2.1 MOSFET的基本结构与工作原理
2.2 寄生参数与动态特性
2.2.1 MOSFET寄生电阻与电容
2.2.2 集成电路导线的寄生参数与Elmore模型及其应用
2.2.3 MOSFET建模方法及其在电路分析中的应用
2.2.4 CMOS逻辑门结构
2.3 制造工艺
2.3.1 CMOS集成电路制造中的光刻技术解析
2.3.2 CMOS工艺流程与版图设计的协同配合说明
2.4 多视图设计方法
本章小结
自我检测
实践训练
产业之问
第3章组合逻辑电路设计与分析
3.1 基础逻辑门电路
3.1.1 CMOS反相器
3.1.2 CMOS与非门
3.2 CMOS电路设计原则
3.2.1 CMOS逻辑门的互补性原理
3.2.2 CMOS组合逻辑单元构建的核心原则与步骤
3.2.3 大扇入CMOS电路的优化
3.2.4 考虑性能时反相器尺寸的确定
3.3 组合逻辑链路的延迟优化
3.3.1 逻辑努力
3.3.2 分支努力
3.3.3 路径努力
3.4 特殊逻辑电路结构
3.4.1 伪NMOS逻辑
3.4.2 传输门逻辑
3.4.3 动态逻辑
3.5 设计视角
3.5.1 Verilog代码实战
3.5.2 SPICE代码实战
本章小结
自我检测
产业之问
第4章时序逻辑电路设计原理
4.1 时序逻辑电路基础
4.1.1 时序逻辑电路的基本原理及其分类
4.1.2 时序逻辑的基本构成
4.1.3 主从触发器与边沿触发机制
4.1.4 时序电路核心组件的架构演进与应用优化分析
4.1.5 时序参数与系统约束
4.2 同步时序逻辑电路
4.2.1 同步时序逻辑电路的描述
4.2.2 有限状态机的实现
4.3 时序逻辑电路的Verilog视角
本章小结
自我检测
实践训练
产业之问
第5章自顶向下设计方法论
5.1 集成化芯片系统的跨层级协同设计与指标优化理论
5.1.1 片上系统SoC
5.1.2 系统设计的跨层级协同优化理论
5.1.3 分层设计方法论与协同优化体系
5.1.4 集成电路典型设计指标
5.2 设计流程的硬件实现与验证协同理论
5.2.1 硬件创建：从抽象逻辑到物理实现
5.2.2 设计验证：功能正确性与物理完整性保障
5.2.3 硬件创建与验证的协同优化机制
5.3 综合的理论框架与多目标优化机制
5.3.1 逻辑综合的定义与流程
5.3.2 逻辑综合的优化目标与权衡模型
5.3.3 逻辑综合的工艺相关性
5.4 VLSI物理设计的体系架构与技术挑战
5.4.1 VLSI物理设计具有挑战性的原因
5.4.2 VLSI楼层规划的理论架构与设计方法
5.4.3 VLSI物理设计实施框架
本章小结
自我检测
实践训练
产业之问
第6章数据通路核心单元设计
6.1 通路基本单元：架构设计与综合权衡
6.1.1 数据通路的设计流程与关键步骤
6.1.2 设计优化考量
6.2 加法器设计
6.2.1 全加器基础
6.2.2 加法器实现结构
6.3 乘法器
6.3.1 阵列乘法器
6.3.2 进位保留乘法器
6.3.3 树形乘法器
6.4 移位器
6.4.1 一位可控移位器
6.4.2 桶形移位器
6.5 设计中的综合考虑
6.6 自顶向下的方法实现数据通路
6.6.1 物理实现映射
6.6.2 进位优化与动态逻辑设计
6.6.3 乘法器与移位器的IP化流程
6.6.4 设计思维与工程实践
本章小结
自我检测
实践训练
产业之问
第7章时序问题与同步方法
7.1 数字系统的时序分类
7.1.1 同步互连
7.1.2 中等同步互连
7.1.3 近似同步互连
7.1.4 异步互连
7.2 时序分析与时钟系统设计
7.2.1 同步流水线数据通路结构
7.2.2 时序问题的根源
7.3 同步方法的核心技术
7.3.1 单时钟域同步设计
7.3.2 跨时钟域同步技术
7.3.3 全局异步局部同步设计
7.4 时序验证与优化工具
7.4.1 静态时序分析
7.4.2 形式验证
7.4.3 时序驱动的布局布线
本章小结
自我检测
实践训练
产业之问
第8章低功耗设计
8.1 低功耗设计策略
8.1.1 日益增加的功耗挑战
8.1.2 动态和静态功耗
8.1.3 功耗与性能的权衡
8.2 降低功耗的方法
8.2.1 降低电源电压
8.2.2 时钟门控
8.2.3 多阈值电压单元
8.2.4 多电压设计
8.2.5 智能电源切换
8.2.6 动态电压频率缩放技术
8.2.7 减少转换操作
8.2.8 开关电容优化
8.2.9 低功耗架构设计
8.3 低功耗的实现
8.3.1 统一电源格式标准
8.3.2 低功耗寄存器级代码的架构与实现
8.3.3 多电压逻辑综合
8.3.4 优化技术
8.3.5 多电压DFT核心挑战与解决方案
8.3.6 低功耗物理设计
本章小结
自我检测
实践训练
产业之问
参考文献

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